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Vivado IPI為Aurora設計開放FPGA共用資源

2016年04月01日  | K Krishna Deepak、Dinesh Kumar、Jayaram PVSS、Ketan Mehta/賽靈思資深設計工程師、賽靈思資深工程經理、賽靈思資深IP產品經理

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當設計工程師必須將一個大型設計置入於單片FPGA中,並使用多個實例的智慧財產權時,要如何在系統內有效地共享資源成了主要的挑戰之一。賽靈思Aurora串列通訊核心的共用邏輯特性,可協助使用者在多個實例中共享資源。Vivado設計套件中的IP整合器工具對於充分運用共享資源相當重要。


電子產業正快速轉向高速串列連接解決方案,並同時逐漸捨棄平行通訊標準。產業標準串列協定具固定的線路速率和定義通道寬度,有時無法充分利用十億位元級串列收發器的功能。


賽靈思Aurora為高速串列通訊協定,而Aurora通常是在應用領域中,產業協定執行過程太複雜或耗費資源時的首選方案。其能實現低成本、高資料速率的可擴展IP解決方案,亦提供靈活的方式來建構高速串列資料通道。


需要同時對線路速率和通道寬度進行擴展的高效能系統和應用正期待將Aurora作為解決方案。而Aurora亦可應用於ASIC設計及在系統內建置多個FPGA與背板傳輸Gigabit的資料。


Aurora採用簡易的架構,並具有用於封裝現有協定資料的擴展流量控制功能,其電力需求須與商品設備相容。賽靈思提供Aurora 64b66b和Aurora 8b10b核心作為Vivado設計套件IP目錄的一環。


Vivado IP整合器(IPI)是複雜多核心系統中協助資源最佳化的重要工具。就這點而言,IPI將協助使用者充分利用Aurora 64b66b和Aurora 8b10b核心中的「共用邏輯」特性以共享資源。為了方便起見,以下將重點介紹Aurora 64b66b IP,同時也可順帶瞭解具有相似技術的Aurora 8b10b核心。


AURORA共用資源一覽

圖1為Aurora 64b66b核心的典型方塊圖。橘色部分為時脈資源,如混合模式時脈管理器(MMCM)、BUFG和IBUFDS;及Gigabit收發器(GT)資源,如GT common和GT通道,在圖中標示為賽靈思7系列元件雙路線設計的GT1和GT2。


圖1 橘色部分為Aurora 64b66b內核中的共用資源。
圖1 橘色部分為Aurora 64b66b內核中的共用資源。

如Kintex-7 FPGA KC705評估套件一般,典型的16通道Aurora 64b66b核心所需的時脈和GT資源已列於表1中。


表1 Kintex-7 FPGA KC705評估套件上的時鐘和GT資源利用率。
表1 Kintex-7 FPGA KC705評估套件上的時鐘和GT資源利用率。

FPGA中的時脈和GT資源取決於所選元件和封裝類型。通常多個IP核心會要求在系統級使用資源,如此便須讓這些寶貴資源最佳化,以降低系統成本和功耗。


IPI工具將核心進行視覺化以作為頂層模組;而目前標準介面之間的連接將更加直接和智慧化,並在某些情況下可實現自動化。正確的設計規則檢查內建至工具及IP周圍,以確保能強調並顯示錯誤連接,以協助設計人員在設計輸入時能發現。自動生成的頂層封裝檔及正確調用的引腳級I/O要求,使該工具能提高系統設計人員的生產效率。如果已設計了客制化子模組,可考慮使其不限於單個Quad的共用。Aurora核心的共用邏輯定義可廣泛的用於任意數量的支援通道。


下列實例將展示Aurora共用邏輯特性的應用情況。


多個單通道設計

單片FPGA中的多個單通道設計與多通道設計的不同之處在於前者需綁定通道。我們可直覺地看到多個單通道設計所需的資源會增加系統級線性。讓我們考慮並思考共用邏輯特性如何在每種情況下起作用。


首先從包含四條單通道的設計開始。透過實體四個單通道Aurora核心,可直接建構這類設計,而若實際執行該建置,便會發現每個Aurora設計都有一個GT common實例;因此,該設計的佈局和資源利用會遍及四個GT Quad,然而此方法消耗太多資源,因此不一定是最好的方案。為了在功耗和資源上提供最佳的佈署和解決方案,因此所選的四個GT應來自同一個GT Quad 。


AURORA資源分享

作為支援多個以GT為基礎之賽靈思核心的共享邏輯性特性的一部份,Aurora核心可配置為「核心(主機)中的共用邏輯」或「實例設計(從機)中的共用邏輯」。當產生系統級實體時,兩種配置的組合,可支援在主機與從機之間的共用時脈和GT資源。


對於需要使用共用邏輯特性的應用,手動建立多個IP之間的連接將可能產生錯誤,並增加總設計輸入時間。借助工具進行設計輸入是解決該問題的一種方法,而賽靈思的IP整合器能輕鬆地完成該任務。


依照賽靈思應用指南1168,「針對Vivado IP整合器的包裝客制化AXI IP」(XAPP1168) 對設計進行包裝,並在IPI中使用子模組。


Aurora的共用邏輯特性不僅可讓使用者在多個實例中共用資源,並使其能在相同的GT Quad封裝中,無需編輯GT common、PLL、時脈及相關模組,便能使用GT通道。唯一的限制是「共用」核心的線路速率應該相同(只要能接受其對時脈資源的影響,便可允許諧波的存在)。


在一個Quad中,典型的共用邏輯設計包含一個主機及一個或多個實例。與其它多數通訊IP不同,Aurora若無共用邏輯特性,則需花費相當大的精力透過手動處理所產生的設計來滿足該要求。因此,若想有效率地使用共用邏輯特性,便需要一個主機模式的Aurora核心及其它三個從機模式的Aurora核心,如圖2所示。另外,還需考慮一些系統級因素,如主機核心控制了進入從機核心的時脈,因此需重新設定核心。只有透過相同的線路速率配置Aurora核心,才能實現此種配置和資源最佳化。表2定量說明在系統中四個單通道設計使用共用邏輯特性所實現的優勢。


圖2 使用一個主機Aurora核心(左)和三個從機的共用邏輯設計。
圖2 使用一個主機Aurora核心(左)和三個從機的共用邏輯設計。

表2 在包含四條單通道的設計中使用共用邏輯所實現的資源利用率優勢。
表2 在包含四條單通道的設計中使用共用邏輯所實現的資源利用率優勢。

(未完,請參閱下頁更多內文及附圖)

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