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因應PCIe資料速率不斷提升 高效益時序策略「救火」

2016年02月15日  | Senad Lomigora/安森美半導體

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PCIe標準已成為高速串列(序列)傳輸的大眾選擇,但作為提供更高資料速率的新一代標準,參考時脈性能變得越來越重要,規範也越來越嚴格,以確保好的時序餘裕。


認識高性能互連介面──PCIe

先進的串列傳輸標準Peripheral Component Interconnect(PCI)最初應用於個人電腦,解決平行匯流排標準的頻寬限制,如時脈和資料訊號偏移(skew)。此外,PCI還有助於避免平行資料連結會帶來的高階腳數。


後來PCI升級到PCI Extended(PCI-X),然後是PCI Express(PCIe),這是一種點對點的全雙工序列電腦擴展匯流排標準,取代了較早的標準,並支援更快、更靈活的方案。


PCIe透過三代發展演變,現已能滿足更高速度和資料傳輸量;第一代PCIe 1.1採用2.5GT/s的原始資料傳輸速率和8b/10b的資料編碼,支援每通道500MB/s的高效資料傳輸量。PCIe 2.1藉由提高傳輸速率到5.0GT/s,將資料傳輸量提升到每通道1GB/s。


PCIe 3.0則通過將傳輸速率進一步提高到8GT/s和採用更高效的128b /130b編碼方案相結合,達到每通道2GB/s的資料量。


一條PCIe通道包含發送和接收兩條端;總PCIe連接資料頻寬可透過增加額外的通道擴展。其靈活性使得PCIe普遍出現在伺服器、網路附加存儲、網路交換器、路由器和電視機上盒等應用中。這些應用本身的嚴格時序預算和形成的系統挑戰對PCIe時脈的性能要求十分嚴苛。


PCIe指定一個100MHz的外部參考時脈(Refclk),精確度在正負300ppm內,用於協調兩個PCIe設備間的資料傳輸。PCIe標準支援三種範圍的時脈分配方案:公共時脈、資料時脈和分離時脈架構。所有時脈方案都要求正負300ppm的時脈精確度。


在公共時脈架構中(圖1),單個Refclk源被分配到發送端和接收端。這種時脈方案因簡單而普遍用於對成本敏感的商業應用;對展頻時脈(SSC)的支援可以盡可能減少電磁干擾(EMI)敏感應用中的電磁輻射。


圖1 公共時脈架構
圖1 公共時脈架構

在資料時脈架構中(圖2),時脈訊號嵌入在資料訊號中,並由此恢復。時脈恢復需要額外的硬體,協助從接收端的訊號串流提取時脈。資料時脈架構也支援SSC。


圖2 資料時脈架構
圖2 資料時脈架構

分離時脈架構(圖3)因為是在每一PCIe端點使用分離時脈源,而不用再發送時脈到所有通道。標準的頻率間隔維持在正負600ppm之間,所以每一Refclk仍能保持正負300ppm的頻率精確度。因為時脈獨立運作,接收器的有效抖動成為發送器抖動和接收器鎖相迴路(PLL)的和的平方根(RSS)。這種架構沒有指定抖動限制,但直覺式的理解為抖動預算比共同時脈架構更嚴格。


圖3 分離時脈架構
圖3 分離時脈架構

以往,若採用正負300ppm的整體頻率幅度,分離時脈架構中Refclks間的頻率間隔限制阻礙了SSC的採用。但在發射器和接收器不同的計時頻率,將Refclks間的頻率間隔提高到5,600ppm。PCI-SIG正著手研擬分離的獨立擴頻參考時脈(SRIS)標準。安森美半導體PCIe時脈產生器符合草擬標準時脈的SRIS Refclk要求。


系統抖動源和影響

圖4顯示一個採用公共時脈架構的PCIe x1連結。內部PLL負責複用(multiplying)Refclk達25次,藉此產生以通道位元率傳輸資料所需的更高頻率訊號。


圖4 PCIe x1資料連結基本功能區塊圖
圖4 PCIe x1資料連結基本功能區塊圖

PCIe連接的用途在於將從大量資料從發射器傳送到接收器,並維持高成功率。為達到這點,位元中心或鄰近位元的發射器所傳送的資料必須經由接收器採樣。接收器中的時脈/時脈資料復原(Clock/ Data Recovery block,CDR)會產生一個時脈,定期採樣資料至鎖存器(latch)。各種相位抖動源引起樣本時序的波動。由於樣本位置偏離理想位置,位元錯誤率增加。


系統中引起相位抖動的來源包括參考時脈抖動、發射器PLL和接收器CDR個別的相位轉移作用、電源雜訊,以及電纜和印刷電路板(PCB)佈線的分散、符際干擾(Inter-Symbol Interference)、串擾和反射所造成的影響。


由多種原因造成的總相位抖動以皮秒(picoseconds,ps)為計量單位,會引起採樣時脈和資料位元中心之間的位移。按照資料眼圖(data eye diagram)術語的定義,當相位抖動造成資料和採樣時脈間的總相位差累積超過資料眼寬度的一半,這個累積值即為位元錯誤,或稱為單位時間間隔(Unit Interval,UI)。


表1顯示在PCIe 2.1和3.0中資料傳輸率更高、UI變短,有效實行更嚴格的抖動預算。


表1 PCIe Gen 1到III資料速率和資料眼UI的比較
表1 PCIe Gen 1到III資料速率和資料眼UI的比較

低抖動設計

採用穩壓電源和校正電路設計可有效消除電源雜訊影響。同樣,採用阻抗匹配、高品質電路板材料和最佳化佈線的設計,可避免影響訊號完整性的問題如ISI和串擾。參考時脈抖動最難抑制,影響的程度隨著傳送訊號直接擴散並大幅增加,而且也不利於接收器訊號的恢復。


Refclk包含廣泛範圍的頻率抖動。接收器只追蹤這些頻率的其中一個波段。有意義的PCIe系統抖動主要是透過CDR區塊的傳輸功能追蹤到的抖動成分(不濾波)。數學上用於計算抖動的函數跟PCIe Gen I、II和III模型不同。


訊號抖動包含確定性(Dj)和隨機(Rj)性抖動。確定性抖動由有界的非高斯概率密度函數控制。有特定的起因並且可預測,如干擾抖動、資料依賴抖動和工作週期失真(DCD)抖動。對於時脈,確定性抖動在相位雜訊圖中呈現為一定強度的峰值。


隨機性抖動呈現高斯分佈且沒有上下界。起因隨機,如熱雜訊和加工變異。在時脈中,隨機性抖動在特定頻率偏移範圍呈現出整合的相位雜訊。總抖動(Tj)則是透過卷積法計算確定性抖動和隨機性抖動而得出:


公式1
公式1

其中n 取決於連結的位元錯誤率(BER;乙太網為10-12)。


表2描述在特定頻段(基於CDR傳輸功能) PCIe Gen I、II和III系統可接受的Tj值,並比較這些要求與安森美半導體的NB3N51034四輸出HCSL/LVDS時脈產生器性能,NB3N51034適用於Gen I、Gen II 和Gen III。


表2 PCIe規格抖動限制和PCIe時脈性能
表2 PCIe規格抖動限制和PCIe時脈性能

時脈樹設計

設計PCIe系統考慮到將來的擴充,好的時脈樹技術非常重要。如何選擇恰當的PCIe時脈源、緩衝器和切換開關取決於系統中內部和外部PCIe I/O(包括以後的擴展)數量,以及速度和頻寬的要求。圖5和圖6說明常用的時脈樹架構。在運算系統中,CPU和記憶體透過由多個稱作PCIe Root Complex 的PCI Express通道組成的集線器(hub)交換資料。


圖5 典型的運算系統PCIe時脈樹
圖5 典型的運算系統PCIe時脈樹

圖6 典型的嵌入式/通訊PCIe時脈樹
圖6 典型的嵌入式/通訊PCIe時脈樹

時脈樹通常由多個功能元件組成,包括時脈產生器、扇出緩衝器(fan-out buffer)、零延遲緩衝器和切換開關。雖然選擇具有次皮秒(sub picosecond)相位抖動性能的同類最佳時脈源能確保符合PCIe規格的最佳性能,但緩衝器勢必會因為分配多個精準度高的低相位雜訊時脈而產生附帶的相位抖動與低的輸出到輸出偏移。


結語

下一代PCIe提供更高的資料傳輸速度,但對抖動的承受力較低。雖然PCIe系統內有各種干擾源,如電源雜訊和符際干擾,但參考時脈是難以根除的主要抖動源。因為PCIe標準支援多種時脈分配策略,所以仔細選擇低抖動時脈源和時脈樹零組件至關重要,才能符合高速單通道或多通道PCIe系統的抖動預算。





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