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先進奈米 IC 設計面臨新的寄生電路提取挑戰

2015年07月01日  | Carey Robertson

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晶圓代工製程技術的更朝換代使其IC設計密度、性能和節能功能得以不斷提高,但也為設計師們帶來了更多挑戰。FinFET 電晶體等創新型的新製程功能要求大幅度提高寄生參數提取精度,以通過擬真和分析來驗證實體設計的性能。在本文中,我們將介紹新的寄生電路提取挑戰,並探討工具技術是如何不斷發展以滿足新的要求。


驅動新工具要求的原因

IC 設計師們需要提取已採用特定實體 Layout 的 IC 的詳細電氣性能,以便進行靜態分析和擬真,確保 IC 能正常運行並滿足關鍵性能要求。特別是針對 16 奈米及以下的製程,獲取精確的FinFET元件中寄生電阻和寄生電容、元件間的交互寄生電路及元件與導線的寄生電路至關重要。此處,不同晶圓代工廠在製作FinFET元件的方法上,彼此間存在著差異。例如,有些晶圓代工在設計好的FinFET之間使用浮動元件,這樣一來,捕獲FinFET至浮動元件的耦合以及主要主動元件之間的耦合就相當關鍵。此外,FinFET中的寄生電阻也非常重要。隨著鰭形通道(fin channel)和源極/汲極區(source-drain region)變窄,導致源極/汲極電阻增強,元件性能會有所降低。


雙重圖案製程(double pattering)使問題變得更加嚴重,因為製造期間任何光罩失準都可以增加或縮短多重圖案層上的特徵圖案間距,從而影響寄生電容的可預測性。因此,設計師需要執行多重圖案角落(corner)的擬真來特性化潛在的失準。在實際操作中,這通常意味著它是10 個以上的處理步驟、溫度和雙重圖案 (DP) 的角落(corner) 的結合。使用傳統工具時,全晶片提取的時間通常很容易就會超過典型的 8 至 10 小時(通宵);而採用雙重圖案製程時,為提取全部所需的角落(corner),處理較大的全晶片設計時經常需要花費更長的時間。有時,為節省時間,設計師不得不限制定時分析,只運行少量精選的角落(corner),這就增加了漏掉關鍵角落(corner)的組合的風險。


另一大挑戰是先進製程節點的大型設計的所需金屬填充不斷增加,使寄生參數提取工具負荷劇增。提取工具必須讀取和處理數千百萬位元組的資料,才能準確地模型化填充圖案的密度和相鄰導線寄生電容。快速處理這些資料並製作簡化的填充模型對維持工具產出以及管理提取工具記憶體的使用而言非常重要。


處理隨著製程節點到節點指數式增加的元件數目和內連(interconnect)複雜性原本就很困難,而精度更高、模型更複雜、角落(corner)更多的要求使得挑戰更加艱巨,需要針對先進製程節點完成大量的提取計算任務。即便如此,設計團隊還是希望周轉時間(urnaround time)之前節點處理時間一樣,確切來說,就是能夠通宵完成全晶片提取工作,這樣就可以在第二天繼續設計工作。


新的工具方法

面對這些新的挑戰,EDA 供應商不得不退而求其次,重新開始來創建全新的提取結構。對於 Mentor Graphics,我們希望可以提供具備以下功能的工具:

  ● 精度可媲美參考級提取工具(其缺點是速度較慢)

  ● 周轉時間與基於規則(rule-based)的工具保持一致(其缺點是準確性較低)

  ● 提取詳細的 FinFET 元件模型

  ● 支援同步多角落(corner)提取

  ● 將多重圖案技術融入提取流程中

  ● 採用極其快速高效的提取演算法

  ● 提供兼顧全晶片簽核和 IP 特徵提取的協調一致的解決方案

  ● 以先進的減縮技術實現快速的下游擬真

  ● 支援大規模的平行處理方法

  ● 多個 CPU 內的 SMP 和網路配置具備高度可擴展性


為達到上述所有要求,我們結合了多個創新方法來實現所期望的功能。首先,要獲得最佳精度需要場解析器(field solver),其功能如其名所示——以三個維度解析麥克斯韋(Maxwell’s)偏微分方程。在 Mentor Graphics 公司,我們採用一些既高效又高度平行化的創新型計算方法,使場解析器運行數量級的速度比傳統參考級場解析器更快。這將實現所需的阿托法拉級(AF)的精度,同時又不會導致嚴重的性能損失。這是一項確定性技術(deterministic)(與蒙特卡洛(Monte Carlo)機率演算法相比),能夠以接近零的平均誤差和低標準差來提供可重複的結果。


圖 1. 新的 Calibre xACT 提取工具融入佈局佈線和靜態定時分析 (STA) 步驟之間的數位流,提供對 STA 工具非常關鍵的寄生和耦合效應相關資訊。
圖 1. 新的 Calibre xACT 提取工具融入佈局佈線和靜態定時分析 (STA) 步驟之間的數位流,提供對 STA 工具非常關鍵的寄生和耦合效應相關資訊。

基於網路的平行化和多 CPU 處理

為獲得接近完美且可以大規模平行處理的線性縮放,我們引入了新的分解方法。典型的片鋪方法(Tiling)將網路劃分為眾多子網格來單獨處理。與片鋪方法不同,我們所採用的方法可以保持網路完整,並在專用 CPU 上處理整個網路。這種基於網路的平行化方法消除了精度方面的限制和暈輪效應,提供了優於平鋪方法的可擴展性,特別是對於對稱多處理 (symmetric multiprocessing,SMP) 機而言(圖 2)。此外,基於網路的平行化可以避免片鋪(Tiling)時由於 CPU 數量變化而引起的結果精度差異。


圖 2. 採用基於網路的平行化,各個網路都發送至單一的 CPU。各個網路在處理時未經片鋪(Tiling),保持完整,從而,該方法提供了一個高度精確、可擴展性良好的解決方案。
圖 2. 採用基於網路的平行化,各個網路都發送至單一的 CPU。各個網路在處理時未經片鋪(Tiling),保持完整,從而,該方法提供了一個高度精確、可擴展性良好的解決方案。

為進一步提高性能,新的架構針對精度要求較低的地方(例如上金屬層)採用了具備高度可擴展性的基於規則(rule-based)的技術。表 1 列出了 Calibre xACT 如何針對不同幾何形狀和層來自動挑選合適的提取技術。


表 1. Calibre xACT 平臺針對特殊應用採取最佳的提取技術。
表 1. Calibre xACT 平臺針對特殊應用採取最佳的提取技術。

結合這些創新方法能夠將提取性能提高三倍,或實現 8 個 CPU 每小時 4-8 百萬個網路的處理量,以及達到最尖端的晶圓代工簽核要求的精度。通過新的 Calibre xACT 架構,提取有 1 百萬個網路區塊(net block)僅需 15 分鐘,而帶 2 千萬網路的全晶片提取也能在一夜之間完成。對於更大型的設計,可以通過增加 CPU 來處理。


針對需要很多提取角落(corner)的設計,這款新平臺執行同步多角落(corner)提取,各個角落(corner)的執行時間減少了 15%-20%,而精度絲毫不受影響。由於該平臺使用確定性技術,單一角落(corner)和多角落(corner)運行始終能夠提供同樣的結果,蒙特卡洛(Monte Carlo)方法則無法做到如此的程度。


(未完,請參閱下頁更多內文及附圖)


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