選通脈衝列又不會截短脈衝的電路設計
2015年05月25日 | Viktor SafronovShare this page with your friends
要想從一個連續的源選通(Gate)一個完整的時鐘脈衝序列又不改變脈衝持續時間和數量不是一件容易的事情。在大多數情況下，簡單的及閘(AND Gate)會有問題，見圖1。
只要非同步選通訊號E是高電平，時鐘脈衝就會通過及閘。如果即使一個脈衝丟失或失真也都很關鍵，那麼簡單的及閘就不合適了，因為由於時鐘和E之間缺少同步，脈衝列(Pulse Train)中的第一個和最後一個脈衝經常會失真(比正常脈衝短)。
本文提出一種用於綜合非同步選通電路的數學方法，這種電路可以在不改變脈衝寬度的條件下，從時鐘訊號中選通一個精確的脈衝列，這種電路被稱為量化器(Quantizer)。
圖1 兩種選通脈衝列的方法，一種是使用選通訊號E和及閘(Y輸出)，一種是量化器(藍色)。
讓我們根據量化器的工作原理做一個狀態轉換表：(圖2)
圖2 非同步有限狀態機(FSM)轉換主表，其中1、2、3、4、5、6、7帶圈的數字是穩定的FSM狀態號(G是時鐘輸入)。
借助圖2並根據Mealy和Moore狀態機可以做出最終的配對表：
圖3 根據Mealy(左)和Moore(右)狀態機做出的最終配對表，其中：MC1:2-5-6-7和MC2:1-3-4是最大的相容集(根據Mealy狀態機)；MC1:5-7、MC2:1-2-6和MC3:1-3-4是最大的相容集(根據Moore狀態機)。
從圖3可以看到，Moore狀態機的總覆蓋率要求更大數量的最大相容子集，也就是更糟糕。另一方面，第一個狀態可以是MC2和MC3集的一個部分，它代表用於額外電路優化的機會。不過我們不需要對此一問題進一步考慮。
現在，就很容易畫出壓縮的狀態轉換表，並為Z形編碼的記憶體單元和輸出選通訊號Y畫出卡諾-維奇(Karnaugh-Veitch)圖：
圖4 Z形編碼圖(根據Mealy狀態機)，壓縮的狀態轉換表和Z-Y 卡諾-維奇圖。
記住這張卡諾-維奇圖，然後為此一綜合出來的電路寫下邏輯公式：
邏輯公式
從公式可以看出，這個公式中針對z+的最小項[/E · z]不是多餘的。它在最小項[/G · /E]和[G · z]之間扮演著一個重要的角色，即反急轉橋(Counter-race Bridge)，可以消除G的所有邊沿處的連續急轉(Race)。
圖5 量化器的實現例子，其中：/E=非同步選通訊號的反向輸入、G＝時鐘、Y＝量化器輸出。
還可以增加一些額外的功能--例如FLAG。當FLAG是低電平時，脈衝列中的第一個脈衝不會被剪切掉，而是合併進脈衝列並且不影響其寬度。當FLAG是高電平時，第一個脈衝被切掉，並排除在脈衝列以外。FLAG狀態應保持不變直到下一個選通脈衝，因此你的設備有足夠時間讀取FLAG，並用於進一步處理。
在不僅對脈衝列中脈衝數量敏感、而且對脈衝相位敏感的設計中，這種量化器很有用，例如在雷達設備設計中。
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