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Vivado IPI為Aurora設計開放FPGA共用資源

2016年04月01日  | K Krishna Deepak、Dinesh Kumar、Jayaram PVSS、Ketan Mehta/賽靈思資深設計工程師、賽靈思資深工程經理、賽靈思資深IP產品經理

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非對稱通道和其它客製化最佳化

在視訊投影機這樣的設備中,主流資料以高傳輸量單向流動,而傳輸量較低的反向通道則用來輔助傳輸或控制資訊。而此類應用設備中,採用全面的雙工鏈路意味著使用更少的頻寬,其本質上會降低系統設計的投資回報率。此種問題的理想解決方案是:如圖4所示,採用非對稱的鏈路寬度及 最佳化的GT資源利用率,其中較高傳輸量資料流的單一方向通道數量,可能比較低傳輸量的資料流方向來的高。


圖4 用Aurora實現跨鏈路的非對稱資料傳輸。
圖4 用Aurora實現跨鏈路的非對稱資料傳輸。

目前Aurora核心中現有的資料流模式(單工/雙工),只能以相同的TX和RX通道數量配置核心。要想使兩個方向的通道數量不同,便需要為每個方向產生兩個Aurora單工核心。在賽靈思應用指南1227,「採用Aurora 64B/66B IP核心的非對稱通道設計」(XAPP1227)中便介紹了在7系列FPGA上建構非對稱通道設計的方法。


另一個有用的設計策略是BUFG資源最佳化。通常,為了實現在相同或不同線路速率下工作的多個Aurora核心,系統設計人員需了解元件具體的時脈要求與限制。而要實現多條Aurora鏈路,就必須為每條鏈路提供時脈。此外,節約時脈資源可提高系統的成本效益。若系統設計具有多個模組,且時脈資源(BUFG)不足,則應考慮用BUFR/BUFH代替BUFG。儘管如此,仍建議使用相同類型的緩衝器同時驅動GT核心的兩個TX路徑使用者時脈。


7系列Aurora核心需要一個額外的動態重配置接腳(dynamic reconfiguration port,DRP)時脈輸入,否則將需要使用一個BUFG。而若Aurora的任意運作時脈頻率選定在允許的DRP時脈範圍內,那麼Aurora輸出的任意運作時脈即可重複使用,並連接回到DRP時脈,如此也可節省設計中的BUFG數量。


在為多個Aurora設計選擇線路速率時,應切記:如果線路速率為整數倍數,即可分享時脈資源,並透過鏈路輕易得到時脈推導與分享。而若將共用邏輯特性延伸到諧波線路速率,則可以透過少量的額外時脈除頻器,為從機Aurora核心產生所需的輸入頻率。


未來可能

Aurora具有高度的靈活性,可用於創造多種系統配置和應用。在賽靈思Vivado IP整合器工具協助下,所提升的設計輸入生產效率和系統級資源共享正加速All Programmable應用領域的創新。


藉由賽靈思UltraScale架構,具備更多GT通道的元件可受益於更強的GT線路速率支援,並能實現提升設計可能性和資源利用率。



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