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Cadence Tempus時序簽核方案助力逾200件設計定案

2016年02月05日

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益華電腦(Cadence Design Systems)宣布,Tempus時序簽核(signoff)解決方案自2013年秋季發表至今,已成功助力完成200件以上的設計定案(tape-out),約有100位客戶已迅速將其應用在混合訊號晶片、高速處理器核心以及100M+-instance以上大型SoC等各種涵蓋成熟製程節點及FinFET節點的生產設計上。Tempus可提升5至10倍的簽核時序收斂速度並顯著提升功率、效能與面積(PPA),讓客戶從中大幅獲益。


Cadence Tempus時序簽核解決方案具備大量平行化運算與實體意識時序最佳化能力,方便設計人員大幅減少工程變更指令(ECO)設計往返,縮短簽核收斂時間。客戶亦可運用多執行緒及可分配路徑分析(PBA)能力,在數分鐘內分析設計中上千條重要路徑,且不會如使用傳統靜態時序分析方法般,列出數百筆的違規錯誤。


Tempus專用的實體意識精確時序最佳化,除了使用設計實作工具所獲得的增益外,還可確保PPA大幅提升。最後,其多重晶圓代工廠認證與資格,可幫助客戶實現SPICE 1.5%內的全晶片簽核精確度。


Tempus時序簽核解決方案為一款通過矽晶驗證之精確、色彩意識時序簽核與訊號完整性的分析工具,可支援波形傳播、米勒效應、超低功耗,以及與多重曝光技術相關變異等的先進節點設計需求。





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