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Xilinx發布LDPC錯誤校正IP基礎

2015年08月17日

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賽靈思(Xilinx)推出低密度奇偶校驗(Low-Density Parity-Check,LDPC) 錯誤校正IP基礎,為雲端與資料中心儲存市場實現各種新一代快閃型應用。


由於各種3D NAND技術讓NAND快閃記憶體不斷精進,LDPC錯誤校正已然成為一項關鍵的核心功能以因應現今儲存解決方案對可靠度和耐用度的嚴格要求。賽靈思的LDPC IP解決方案擁有逼近薛農極限(Shannon Limit)的程式碼效能,且能達到非常低的錯誤率平緩現象(Error Floor),並可同時支援硬性及軟性決策解碼。


該架構除了可靈活擴充外,更可支援未來各種新一代的非揮發性記憶體元件 (Non-volatile memory),亦可為要求最嚴苛的儲存應用提供所需的高傳輸量和低延遲率。這款最新解決方案不僅針對賽靈思的現場可編程閘陣列(FPGA)元件進行最佳化,可減少元件面積和降低功耗,且其所需的邏輯數量更比其他同類解決方案減少50%。





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