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電源/智慧型能源 Share print

適合空間受限應用的最高功率密度、多軌電源解決方案

2014年03月28日  | Maurice O’Brien

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電源時序控制

圖3-1圖3-4所示,ADP5050和ADP5052通過四個特性來簡化使用FPGA和處理器的應用的電源時序控制:精密使能輸入、可程式設計軟啟動、電源良好輸出和主動輸出放電開關。


精密使能輸入:每個穩壓器,包括LDO在內,都有一個帶0.8 V精密基準電壓的使能輸入(圖3-1)。當使能輸入的電壓大於0.8 V時,穩壓器使能;當該電壓小於0.725 V時,穩壓器禁用。內部1 MΩ下拉電阻可防止該引腳懸空時發生錯誤。利用精密使能閾值電壓,很容易控制器件內的電源時序,使用外部電源時也一樣。例如,降壓調節器1設置為5 V時,可以利用一個電阻分壓器來設置精確的4.0 V跳變點以便讓降壓調節器2使能,依此類推為所有輸出設置精確的上電時序。


圖3-1:精密使能閾值:高於0.8V使能穩壓器,低於0.72V(遲滯)則關斷穩壓器。
圖3-1:精密使能閾值:高於0.8V使能穩壓器,低於0.72V(遲滯)則關斷穩壓器。

可程式設計軟啟動:軟啟動電路以可控的方式(a controlled manner)緩慢提高輸出電壓,從而限制浪湧電流。軟啟動引腳連接到VREG時,軟啟動時間設置為2 ms;在軟啟動引腳與VREG和地之間連接一個電阻分壓器時,軟啟動時間可提高至8 ms(圖3-2)。為了支持特定啟動序列或具有大輸出電容的值,可能需要這種配置。軟啟動的可配置能力和靈活性使大型複雜的FPGA以及處理器能以安全可控的方式上電。


圖3-2:可程式設計軟啟動:各通道上的不同軟啟動可程式設計為2ms、4ms、8ms。
圖3-2:可程式設計軟啟動:各通道上的不同軟啟動可程式設計為2ms、4ms、8ms。。

電源良好輸出:當所選降壓調節器正常工作時,開漏電源良好輸出 (PWRGD) 變為高電平(圖3-3)。電源良好引腳可以將電源的狀況告知主機系統。預設情況下,PWRGD監控降壓調節器1上的輸出電壓,但也可以定制其它通道來控制PWRGD引腳。各通道的狀態(PWRGx位元)可通過ADP5050上的I2C介面讀回。PWRGx位元的邏輯高電平表示調節輸出電壓高於標稱輸出的90.5%。當調節輸出電壓降至其標稱輸出的87.2%以下並持續50 μs以上時,PWRGx位元設為邏輯低電平。PWRGD輸出是內部未遮罩PWRGx信號的邏輯和。內部PWRGx信號必須為高電平且持續至少1 ms,PWRGD引腳才能變為高電平;如果任意PWRGx信號發生故障,則PWRGD引腳毫無延遲地變為低電平。控制PWRGD的通道(通道1至通道4)由工廠熔絲(factory fuse)指定,或通過I2C介面設置相應位元來指定。


圖3-3:PWRGD輸出:CH1到CH4的所需PWRGDx可通過工廠熔絲或I2C配置。
圖3-3:PWRGD輸出:CH1到CH4的所需PWRGDx可通過工廠熔絲或I2C配置。

主動輸出放電開關:每個降壓調節器均整合一個放電開關,它連接在開關節點與地之間(圖3-4)。當其相關調節器禁用時,開關接通,有助於使輸出電容快速放電。對於通道1至通道4,放電開關的典型電阻為250 Ω。當調節器禁用時,即使有大容性負載,主動放電開關也會將輸出拉至地。這樣就能大幅提高系統的穩定性,尤其是在週期供電時。


圖3-4:主動輸出放電開關:可以接通輸出放電開關以縮短輸出電容的放電週期。
圖3-4:主動輸出放電開關:可以接通輸出放電開關以縮短輸出電容的放電週期。

(未完,請參閱下頁更多內文及附圖)


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