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外部中斷處理和內部中斷處理的差異性

2013年09月02日  | 江繼堯

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在現今SOC設計中,當周邊裝置(Peripheral IP)想要和中央處理器(CPU)溝通時,最常使用的機制是透過中斷(Interrupt)。周邊裝置可觸發中斷給中央處理器,當中央處理器接收到中斷後,則可判斷是由那個周邊裝置觸發些中斷,接著處理相對應的中斷處理程式(ISR,Interrupt Service Routine),藉此達到彼此溝通的目的。


而AndesCore在中斷處理方面,共支援兩種模式:內部中斷處理器(IVIC Mode,Internal Vector Interrupt Controller)和外部中斷處理器(EVIC Mode,External Vector Interrupt Controller)。其中最大的差異性,即是中斷控制器所存在的位置。在內部中斷處理模式下,AndesCore本身即設置了一個中斷控制器存在於CPU內部,經由此中斷控制器來處理相關中斷的工作。而在外部中斷處理模式下,使用者必須在CPU外部實做一個中斷控制器來處理相關中斷工作。


除了上述的差異性之外,在硬體方面的整合和軟體方面的應用,也存在些許差異性。本文之目的除了介紹這些差異性外,也提供一個簡單的設計平台供使用者參考。


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