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設計低功耗的嵌入式系統

2013年06月01日  | Keith Odland

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軟體設計原則

效能擴充。如何實現節能高效的嵌入式應用,這有賴於軟體設計,而軟體設計又要以最合適的方式使用硬體資源,其中應用和硬體實現同樣重要。同樣的,處理器、時脈、電壓和記憶體利用等硬體的靈活性越大,開發人員可實現的節能潛力越大。此外,能感知硬體的軟體工具可幫助嵌入式系統工程師瞭解該如何逐步實現節能目標。

圖 3
圖3:VBAT=3.6V時電壓調整效率。



有一種方法是採用動態電壓調整,如圖3 圖4 所示。此技術透過整合的DC-DC轉換器和效能監視電路來實現,當系統不需要以最高速率執行指令時,可降低供電電壓。如此一來,系統運行可處於低功耗狀態。好處在於其成為輸入電壓的函數,並且能在產品生命週期中改變。下圖顯示固定電壓(VDD固定)、靜態電壓調整(SVS)和主動電壓調整(AVS)之間的相對差異。

圖 4
圖4:VBAT=2.4V時電壓調整效率。



AVS有一個令人感興趣的現象,即AVS能夠隨著輸入到系統中的電壓而改變。在這個範例中,當輸入電壓為3.6V時,採用內部DC-DC轉換器為內部邏輯(也包括Flash記憶體)供電效率更高。然而,當輸入電壓降低以後(例如電池在產品生命週期中放電),採用輸入電壓直接為Flash記憶體子系統供電是更高效率的方法,因為此時與記憶體相比,內部邏輯能夠在更低的電壓下運行。例如來自Silicon Labs的新型SiM3L1xx低功耗32位元MCU系列產品具有靈活的供電架構,支援六個獨立和可變的供電電源(power domain),可實現這種動態最佳化。

大部分的情況下,當電壓降低時CMOS邏輯電路操作變慢。如果應用可容忍更低效能(一般處理通訊協定時,所需的資料速率不超過特定標準化頻率),那麼低電壓所帶來的耗電降低則更加省電(以平方倍數降低)。漏電損耗提供電壓調整的下限。如果操作花費太多時間,那麼漏電損耗將開始主導電源消耗方程式,並且增加整體功耗。由於這個原因,為了使漏電元件功耗最小化,應該儘快執行操作,然後使處理器進入休眠模式。

假設一個無線感測器應用,其需要進行大量的數位訊號處理(DSP),以玻璃破碎檢測器為例。在這個範例中,使用快速傅立葉變換(FFT)分析由音訊感測器接收到的變動(特性頻率由玻璃破碎產生)。FFT是一個相對複雜的演算法,因此透過降低電壓而得到的低頻下運行該演算法,可能顯著增加漏電損耗,即使採用舊的生產製程技術也一樣。在這種情況下,最好的方法是在接近最大頻率下運行,然後迅速返回到休眠狀態,一直到需要向主機報告時再運行。

然而,無線協定代碼要滿足不同的需求。無線協定有固定的事件時序。在這些情況下,協定可完全由硬體處理,進而降低處理器核心電壓。因此,封包組合和傳輸代碼可運行在適合於無線協定的速率。

附加的硬體模組,例如智慧型直接記憶體存取(DMA),能夠進一步影響電源消耗。許多DMA控制器,例如由ARM Cortex-M3處理器提供的DMA控制器,與處理器之間互動頻繁。然而,更多的智慧型DMA控制器同時支援順序和連結,允許處理器計算封包標頭(packet header)、加密資料、封包組合,然後以適當的間隔時間把資料封包發佈到由射頻前端使用的記憶體緩衝區中。因為射頻鏈路的大多數時間是處於活動狀態,處理器能夠進入休眠模式,進一步節省大量的能量。

記憶體的利用。採用現代32位元MCU元件,軟體工程師能比較自由的使用記憶體區塊。通常,MCU提供混合儲存方案,非揮發性Flash記憶體用於長期代碼儲存,而靜態隨機存取記憶體(SRAM)用於保留臨時資料。大多數情況下,存取Flash儲存區所產生的功耗大於存取SRAM儲存區所產生的功耗。在正常使用過程中,Flash儲存區讀取時間是SRAM讀取時間的三倍。Flash寫入操作需要先把整塊區域清除,然後使用較長的相對高壓脈衝序列重新定義,消耗很多能量;然而對於大多數應用來說,Flash寫入操作很少發生,不會顯著影響平均耗電。

影響Flash記憶體功耗的另一個因素是如何分配處理器存取方式。Flash記憶體的每個區塊由多個頁面(page)組成,通常每頁最大為4kB。為了支援任意存取,所有頁面都要上電;任何未使用的頁面都維持在低功耗狀態。如果經常存取的程式碼橫跨兩個Flash頁面而非在一個頁面中,那麼指令讀取相關的功耗將增加。為頻繁存取的程式和資料重新分配非關聯的頁面,能夠節省大量電池耗電,且不需要對實體層硬體進行改變。

通常明智的做法是把頻繁使用的功能代碼複製到SRAM,從SRAM而非從Flash中讀取這些代碼指令,雖然這樣看起來記憶體效率有所降低,然而電池壽命的延長可彌補略高的記憶體消耗。

(未完,請參閱下頁更多內文及附圖)


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