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賽靈思針對未來十年的“All Programmable”元件推出Vivado設計套件

2012年04月26日

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賽靈思宣佈推出Vivado 設計套件,這款以IP與系統為中心的全新設計環境,可為未來十年的“All Programmable”元件大大提升設計生產力。Vivado設計套件不僅大幅加快可編程邏輯與IO的設計,並加速可編程系統整合和採用3D堆疊式矽晶互連技術的元件、ARM處理系統、類比混合訊號與大部分IP核心之建置。Vivado 設計套件擁有強大優勢,其設計生產力是其他廠商開發環境的四倍,能克服各種可編程系統在整合與建置時的主要難題。

賽靈思公司平台開發部資深副總裁Victor Peng表示:「賽靈思累積了從2008年至今從全球客戶收集的回饋和經驗設計了Vivado設計套件,期盼其能實現客戶對更高的設計生產力、更快的產品上市時程等需求,並提供他們超越可編程邏輯元件的能力,打造可編程系統。過去12個月已有超過100家客戶與聯盟計畫(Alliance Program)的夥伴進行試用和測試,其中有採用Virtex-7堆疊式矽晶互連技術的客戶,他們期待獲得極大容量和頻寬。」

Vivado 設計環境

Vivado設計套件提供一個高度整合的設計環境(IDE)與新一代囊括系統級至晶片級(system-to-IC)的設計工具,所有建置都以共享式擴充資料模型和通用型除錯環境為骨幹。Vivado設計平台同時也是一個符合各種業界標準的開放式開發環境,可符合AMBA AXI互連規格、IP-XACT IP封裝元數據 (metadata)、TCL語言、Synopsys Design Constraints (SDC)格式、以及其他專為使用者需求、加快設計流程而設計的規格。賽靈思藉由Vivado設計工具結合各種可編程技術,並將設計擴充至相當於一億顆ASIC的邏輯閘設計。

Vivado整合設計環境包含可快速合成與驗證C語言演算法IP的電子系統層級(ESL)設計工具、標準型演算法和RTL 級IP整合重用、所有系統建置模塊的標準型IP接合(IP stitching)和系統整合,更配備模塊驗證和擁有3倍速模擬功能的系統;此外,硬體共同模擬也同時提供100多倍的性能。以上優勢皆可讓Vivado設計套件協助解決設計整合時所遇到的難題。

為了解決建置上的難題,Vivado工具涵蓋了層級元件編輯器與電路配置規劃(floor planner)、具備優異SystemVerilog支援功能的3至15倍速邏輯合成工具,以及一個4倍速、更具決定性的電路佈線引擎 (可用來降低時序、線路長度和佈線壅塞等多重變數的「成本」函式)。另外,工具套件中的附加流程可讓因工程變更單 (ECO)導致的改變只需重置設計的一小部分即可完成變更,同時系統仍可保持其性能。最後,利用全新共享式擴充資料模型(能在設計流程中每個階段中預估功耗、時序和面積的工具)進行即時分析,進而為自動時脈電路(automated clock gating)等整合功能進行最佳化。

博通歐洲分公司(Broadcom Europe)硬體開發工程經理Paul Rolfe表示:「Vivado設計套件與Virtex-7 2000T FPGA的結合,將會為可編程邏輯元件產業帶來一個典範轉移。藉由Vivado設計套件,Broadcom可以使用業界最高容量的FPGA進行設計,完全不需要任何手動式的佈線規劃或分區。我們非常推崇賽靈思在矽元件與軟體的各項創新成就。」

供應時程

Vivado 設計套件2012.1版即日起開始透過先期試用計畫供貨。有興趣的客戶可洽詢各地業務代表。賽靈思今年夏天將會開放2012.2版,而WebPACK以及Zynq-7000 可擴充處理平台也將於今年推出。針對目前使用ISE Design Suite Edition的客戶,我們將免費提供新版Vivado設計套件以及IDS。針對採用7系列與先前世代元件的客戶,賽靈思也將持續提供ISE 設計套件的支援。欲知詳細資訊請瀏覽www.xilinx.com/design-tools。




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